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      Orora Design Technologies, Inc是全球领先的模拟、混合信号设计和验证EDA软件供应商,公司成立于1998年。Orora Design Technologies专注于新一代电路设计和行为级建模软件的研究和开发,帮助设计者减少2~10倍的设计开发周期。

产品介绍:

      Arana 行为级建模平台
      Arana平台可以自动对模拟电路,定制的数字电路,存储器件,混合信号电路,进行行为级模型的创建,优化和验证。Arana平台由Top-Down Designer, Bottom-Up Designer, Model Optimizer和Model Validator组成。Top-Down Designer不但支持从spec或template创建行为级模型,而且可以根据晶体管的响应或测量数据自动校正模型的参数。Bottom-Up Designer可以使电路设计者,依据工艺、温度、电压以及负载变化,自动创建一个具有硅片级( Silicon Faithful )精度的参数化行为级模型,用于功能验证。Top-Down Designer和Bottom-Up Designer都支持层次化的建模,并且可以自动生成用于模拟电路仿真用的断言和测试平台。Model Optimizer和Model Validator依据晶体管级电路的响应、电路参数和相关测量的数据,对行为级模型进行优化和验证。Arena获得全球领先的半导体公司的40多个电路的前仿真和后仿真验证,包括:运算放大器、比较器、参数生成器、开关、电荷泵、模数转换器、数模转换器、Source Drivers,PLL,DLL,DC-DC转换器,LVDS,SerDes等。
对于复杂的混合信号电路,  用Arana生成的模型可以使SPICE仿真速度提高100到1000倍。采用Arana,可以完成全芯片的混合信号的验证和功能签收验证,架构探索、IP复用和测试开发。

      主要优点和特性
● 通过全芯片的混合信号的功能验证,减少设计迭代
● 缩短仿真运行时间,降低仿真数据量
● 快速创建高效的行为级模型而无需知道具体的语言规范
● 采用形式验证的方式定义电路工作条件的约束,并且允许用户采用类似于数字电路验证的方式对硅片进行验证
● 支持不同PVT下的层次化特征化和电器规则检查。(需要连接Arche)
● 对于全定制IC,支持层次化的优化,支持设计重用,提高成品率(需要连接Arsyn)
● 方便IP重用和IP保护
● 支持从Spec中创建行为级模型
● 支持从网表中生成模型
● Pin-compatible with netlist
● 自动进行层次化模型的验证
● 生成行为级模型无需测试平台
● 自动生成测试平台用于模型验证
● 建模与工艺无关
● 与Cadence/Mentor/Synopsis设计环境无缝集成
● Spice仿真速度提高100~1000倍
● 自动生成用于模拟器件形式验证的断言
● 用户可自行调整模型精度

Circuits

Process

# of transistors

Transistor simulation time

Model simulation time

Speed up

Accuracy

XAUI SerDes

IBM 90nm

15,000

> 15 days

15 min (100K bits)

1200X

5%

4-CH 10-bit Source Driver

16V 2u CMOS

6,000

> 3 days

17 min

250X

0.1%

6-bit Current Steering DAC

IBM 90nm

1,200

18 min

60 msec

300X

1%

DC-DC Converter

TFT

180

39 min

2 min

20X

0.3%

8-bit ΔΣ ADC

--

--

1.6 hr

23 sec

256X

6%

Custom MCU

90nm

12,000

12.3 hr

90 sec

500X

10%

VCO

IBM 90nm

56

251 sec

0.73 sec

340X

1%

High-Speed Comparator

IBM 90nm

780

1.5 hr

82 sec

100X

3%

      Arsyn 设计自动化和设计重用平台
      Arsyn平台可以完成定制电路和晶体管级电路设计重用的自动化。通过输入电路的参数化网表、器件类型、大小等信息,Arsyn可以自动找到给定工艺下的, 并满足设计规范的设计方案。Arsyn将定制集成电路环境和版图提取引擎紧密结合在一起,解决了设计过程中的成品率和鲁棒性问题。由于在电路方程自动化创建和多目标鲁棒性优化上的技术突破,Arsyn已经被证明比同类产品减少10倍以上的仿真运行时间,显著地缩短了开发周期。采用特有的结构,通过equation-based,、simulator-based和knowledge-based模拟电路综合技术,在所有全定制IC设计类型中,Arsyn的可行性解决方案被证明最具鲁棒性。Arsyn可以提高设计效率、设计质量、成品率以及设计的鲁棒性,同时能有效的应对设计后期规范更改,以及设计重用和工艺移植所带来的问题;Arsyn在模板驱动的全定制IC综合方面处于领先地位。基于开放的架构和业界标准的数据库,Arsyn可以使设计者将电路的拓扑结构、测试平台、行为级模型和电路约束等设计意图描述为一个模板,在此基础上,构造一个用于生成不同IP的优化平台。比如PLL、ADC和SerDes硅编译器等。Arsyn已经广泛应用到电路优化、设计重用、工艺移植,以及运放、比较器、滤波器、开关电容、IO缓冲单元、存储器件、数字电路库单元、射频前端、LCD驱动电路、PLL、SerDes、A/D和D/A转换器等电路的成品率的提高。

      主要优点和特性
● 提高设计成品率
● 优化设计,并提高性能
● 保证设计在不同工艺、电压、温度条件下,满足设计约束
● 在工艺移植时自动调整元件大小和拓扑结构
● 在不同工艺条件下,优化和验证模型精度
● 调整设计参数,探索设计趋势
● 内嵌设计重用经验
● 最大限度的提高成品率和鲁棒性(Arsyn-RPD)
● 不受工艺限制(可应对bulk and SOI CMOS, BiCMOS, SiGe BiCMOS, precision bipolar, GaAs, PHEMY, HBT的工艺)
● 拓扑结构不受限制
● 多目标优化
● 鲁棒性:能够找到不受工作点限制的解决方案
● 高效性:Arsyn包含局部和全局优化引擎,并结合了基于迭代的数据挖掘技术
● 可在不同工艺拐点和不匹配点上进行优化
● 可视化的环境使设计者可对不同性能目标进行设计权衡
● 采用解释式方程生成器和定制方程解释器
● 在时域和频域响应上优化设计匹配
● 提供一组优化的方案而不仅仅是一个
● 自动生成的电路方程、设计约束和行为级模型
● 开放的架构
● 增量式的综合方式
● 采用电路性能雷达图(CPRC)进行多目标优化的设计协调
● 同时进行电路器件大小调整,拓扑结构和工艺选择
● 支持不同的设计约束,包括不等式和曲线匹配等
● 自适应的求解空间控制,快速识别不可行的设计规范
● 寄生参数扫描分析
● 自动反标版图寄生参数进行后优化

      Arche特征提取和验证平台
      Arche平台可以自动完成对定制集成电路(模拟电路,定制数字电路,存储器件,混合信号电路)进行基于仿真的特征提取和电器规则检查。
Arche平台对用户提供如下帮助:
● 针对已有的和手工的电器特征提取和电器规则检查,Arche可以使其自动化、系统化;采用Arche,一个定制的IC可以被彻底验证和检查,并且使芯片设计迭代的次数大大降低,同时提高了产品的鲁棒性。
● Arche通过设计层次的探索和对多核并行仿真器的支持,极大缩短了设计周期。
● 采用可扩展的检查引擎,Arche可以高效地完成对大型电路的电器规则检查和波形交叉探测,并且不存在数据探索问题。
● Arche独立于仿真器;设计团队通过创建一个可用于内部特征化测试平台、测量和设计规则的数据库,完成多系统应用的设计重用。


 
 

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